Progettazione EDRO

Schemi di base:
• Schema EDRO+acquisizione+dettagli. Vedi pag. 4-6 (pdf)
• Schemi EDRO+LUCID trigger (ppt)

Componenti:
• Progetto AM semplificato. Da considerare solo la parte relativa al P3. Zip file Cadence
• Serializzatori e deserializzatori per la parte della AM. (pdf)
• FIFO sulla AM (probabilmente non ci serve). (pdf)
• Specifiche Hola S-link. (pdf)
• Mezzanine Fermilab (just for reference). (pdf)
• TTCRQ
• Clock 40 MHz
• VME interface

Altri link Hola: Hola cards, Cern Tech Hola;
• S32PCI64 (32-bit S-LINK to 64-bit PCI interface) : home, buy;

Altri link BTeV-like:
• PCI Test adapter Fermilab (PTA, just for reference). (pdf)
• Chip FSSR2: Fssr 2004, Fssr2 2005, Chip description 1, Chip description 2.
• Firmware: mezzanina (loc), mezzanina (rem), PCI Test Adapter (loc), PCI Test Adapter (rem), Registri FPGA, altre info